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想問的是(3)，請問Control signals怎麼判斷？
根據第三張圖，現在lw在WB，beq在ID，
如果RegDst是X，這樣lw怎麼知道要回寫到那一個Reg?
奇怪的是，我翻了Pipeline的圖，竟然沒有那個需要RegDst控制的MUX，所以lw是靠Forwarding的MEM/WB.RegisterRd來判斷，請問RegDst真的存在嗎？
覺得這部分很模糊，再麻煩各位大大解惑
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